金融界2024年11月30日消息，国家知识产权局信息显示，意法半导体国际公司申请一项名为“聚类时钟链数据以减少测试时间”的专利，公开号CN119044742A，申请日期为2024年4月。

专利摘要显示，本发明涉及聚类时钟链数据以减少测试时间。测试电路系统包括扫描压缩器，该扫描压缩器从n个输入引脚接收n个扫描输入位并压缩那些位以在z个扫描链之间分发，其中z小于n。扫描解压缩器从扫描链接收测试响应数据并解压缩测试响应数据，从而重建n个扫描输出位。OCC基于从时钟链接收的时钟位生成测试时钟，测试时钟操作扫描链和时钟链。时钟链从其中m个输入引脚接收m个时钟链输入位，m小于n，并将时钟位提供给OCC以生成测试时钟。测试电路系统对IC执行测试。每个测试与由OCC基于时钟位的给定集合生成的测试时钟相关联。与由OCC基于时钟位的相同给定集合生成的测试时钟相关联的测试是在时钟位的该相同给定集合的单次加载之后执行的。

本文源自：金融界