本文由半导体产业纵横（ID：ICVIEWS）编译自PC.watch

从今年各地区提交和接受的论文数量来看，中国大陆的提交论文数量最多为 ，237 篇。

大规模集成电路国际学术会议VLSI Symposium 2024将于2024年6月16日至20日在美国夏威夷举行。

从各地区提交论文数量的年度趋势来看，北美、欧洲、韩国、中国台湾、中国大陆、新加坡等地区的提交论文数量较上年有所增加。中国大陆的增长尤为明显。从各地区接受的论文数量来看，韩国和北美一起跃居榜首。中国大陆的申请数量也在增加。

从今年各地区提交和接受的论文数量来看，中国大陆的提交论文数量最多，为 237 篇。其次是韩国（187 篇）和北美（167 篇）。从接收论文数量来看，北美和韩国以 54 篇论文并列第一。第三名是中国大陆，有 37 个项目被采纳。欧洲紧随中国之后，有 36 篇。

在“器件/工艺技术领域”，5个项目来自“CMOS逻辑的最新和下一代器件/工艺技术”，4个项目来自“下一代存储技术”，1个项目来自“全氧化物材料”晶体管技术，共有11篇论文入选值得注意论文，其中一篇来自《考虑热效应的Angstrom一代PPA性能评估》。

《CMOS逻辑的最新下一代器件/工艺技术》包括英特尔尖端量产工艺“Intel 3”和英特尔2.5D封装技术“Foveros”的技术概述（编号T1-1） 。创建高密度MIM电容器的开发成果（编号T9-1）被选为专题论文。

英特尔公布了其最新“Intel 3”工艺节点的详细信息。已于2023年第四季度开始量产，并用于之前发布的“Xeon 6”。

Intel 3 工艺由于改进了鳍片形状而提高了运行特性

Intel 3是在“Intel 4”的基础上开发的，目前已经在面向个人的Core Ultra中采用，目前正在量产。与之前的Intel 4相比，在相同功率下，它可以将处理器核心性能提升高达18%，密度提升高达10%。这一性能提升相当于一世代的进化。

这是通过优化从晶体管到金属堆栈的工艺的几乎每个方面来实现的。除了240nm高性能之外，该库还具有210nm高密度。

具体来说，宽度和高度得到了改进，以形成更直的鳍片，从而实现更好的通道控制和更低的功耗操作。我们还引入了偶极子功函数，将低功耗性能特性提高了 15%。

改进的操作特性

添加210nm高密度库

提供三种类型的金属叠层：14ML、18ML 和 21ML。

其他改进包括改进接触、栅极和栅极过孔设计，以降低开关速度、增加功耗、可能导致信号延迟的重叠电容以及降低接触线电阻。

4 种型号可供选择

除了Intel 3之外，Intel 3工艺还将分阶段推出三个变体，以降低风险。

Intel 3-T ：为 3D 堆叠应用提供硅通孔 (TSV)，例如需要将多个计算和内存组件集成到一个封装中的图像处理/高性能计算/AI。

Intel 3-E ：添加用于外部接口、模拟和混合信号功能的 I/O 集。用于芯片组和存储。

Intel 3-PT ：基于 Intel 3-E 构建，让设计人员更轻松地工作并支持性能增强、细间距 9μm TSV 以及用于高密度 3D 堆叠的混合键合选项。成为未来几年内部和外部的中流砥柱。

变体之间的性能差异。可以看出Intel 3-PT性能最高

为了重新夺回半导体制造工艺技术的领先地位，英特尔制定了“5N4Y”路线图，在四年内实现五个节点，而Intel 3的实现就是该路线图的一部分。该公司表示将在明年推出Intel 20A和Intel 18A工艺，采用RibbonFET和Angstrom等最新技术。

另外还有三星电子具有自对准直接背面接触和背面栅极接触的3D堆叠晶体管（CFET）技术（编号T1-2）。三星电子开发的一项技术，将 CFET（三维堆叠晶体管）与自对准直接背接触和背栅接触（编号 T1-2）相结合。

IBM研究院的2nm纳米片FET背面供电技术（还入选了台积电等联合研究团队（编号TSF2-3）和台积电开发的二维过渡金属二硫化物（MoS2）沟道晶体管小型化技术（编号T1-4）。

接下来，在“下一代存储技术”中，美光科技的3D NAND闪存单元薄化技术（编号T1-3）和美光用于铁电非易失性DRAM的精细晶体管技术（编号T17-2） 、SK海力士的Selector-Only存储器（SOM）技术（编号T1-5）以及包括索尼半导体解决方案在内的联合研究小组的铁电非易失性SRAM技术（编号T2-1）被选为值得注意的论文。

由美光科技开发的3D NAND闪存单元减薄技术（编号T1-3）。在层叠的字线之间的层间绝缘膜中引入气隙以减少字线的寄生电容，并且针对每个单元分隔电荷捕获区域以抑制相邻单元之间的干扰。

美光科技开发的用于铁电非易失性 DRAM 的微晶体管技术（编号 T17-2）。利用双栅薄膜晶体管技术，实现了尺寸为4F2（F2是设计规则的平方）的小型单元选择晶体管。

SK海力士开发的仅选择器存储器（SOM）技术（编号T1-5）。原型制作了具有半节距为 16 nm 的交叉点结构的存储单元阵列，这对于 SOM 来说已经足够了。

包括索尼半导体解决方案在内的联合研究小组开发的铁电非易失性 SRAM 技术，使用带有一个单元选择晶体管和一个基于 HZO 的铁电电容器的 1T1C 单元系统制作了 16Kbit 非易失性 SRAM 宏原型。使用130nm技术实现了100%的制造良率。

在“全氧化物材料晶体管技术”类别中，普渡大学和三星联合研究团队的氧化铟（In2O3）材料三维垂直集成技术（编号T4-1）被评选为值得关注的论文。垂直晶体管由氧化铟制成的薄膜沟道和厚膜栅电极构成。该薄膜是采用原子层沉积（ALD）技术形成的。

在“考虑热效应的Angstrom一代PPA性能的性能评估”中，选择了专题论文（编号T5-4）。我们评估了 10A 代（1nm 代）纳米片 FET 和 5A 代（0.5nm 代）单片互补 FET (CFET) 的 PPA。

比利时微电子研究中心imec首次展示了具有堆叠底部和顶部源极/漏极触点的CMOS CFET器件。虽然结果是两个触点利用正面光刻技术获得的，但imec还展示了将底部触点转移至晶圆背面的可行性——这样可将顶部器件的存活率从11%提升至79%。

据imec介绍，其逻辑技术路线图设想在A7节点器件架构中引入互补场效应晶体管（CFET）技术。若与先进的布线技术相辅相成，CFET有望将标准单元高度从5T降低到4T甚至更低，而不会降低性能。在集成nMOS和pMOS垂直堆叠结构的不同方法中，与现有的纳米片工艺流程相比，单片集成被认为是破坏性最小的。

imec在2024VLSI研讨会上首次展示的具有顶部和底部触点的功能单片CMOS CFET器件，栅极长度为18nm，栅极间距为60nm，n型和p型之间的垂直间距为50nm。imec提出的工艺流程包括两个CFET特定模块：中间电介质隔离（MDI）以及堆叠的底部和顶部触点。

据日本国家信息通信技术研究所和东京工业大学研究人员报道，一种具有56GHz信号链带宽的新型D波段硅互补金属氧化物半导体（CMOS）收发器芯片组，实现了无线最高传输速度640Gbps。

D波段发射器/接收器芯片组：（顶部）发射器、（底部）接收器、（左）CMOS 发射器/接收器IC、（中）倒装芯片安装IC芯片和（右）整个电路板等应用。

为了以更快速度处理不断增加的数据流量，无线系统需要在更高的毫米波频段运行。当前的高频段5G系统可提供高达10Gbps的速度，在24—47GHz频段之间运行。人们已在探索更高的频段，研究中能保持信号强度且经济高效的发射器和接收器至关重要。

此次开发的D波段114—170GHz CMOS收发器芯片组，其信号链带宽为56GHz，发射机集成电路芯片尺寸为1.87mm×3.30mm，接收机集成电路芯片尺寸为1.65mm×2.60mm。

在能力评估中，该设备实现了16QAM和32QAM等多级调制方案的高线性度，解决了以往集成电路收发器的主要障碍。而在具有4个发射器和4个接收器模块的多输入多输出配置中，该芯片组的表现尤其令人印象深刻：其每个天线都可处理自己的数据流，从而实现快速通信，当使用16QAM调制，每个通道的速度达到160Gbps。总体而言，总速度达到640Gbps。

这些传输速度代表着一次重大飞跃，比目前的5G系统快10—100倍。研究人员表示，这是迄今最高的无线传输速率，采用低成本的CMOS技术实现，批量生产具有成本效益。该芯片组有望成为下一代无线系统，支持自动驾驶汽车、远程医疗和先进的虚拟现实体验等应用。

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